Siehe TUMonline
Anmerkung: Begrenzte Teilnehmerzahl! Informationen zur Anmeldung unter http://www.lis.ei.tum.de/index.php?id=77

Grundkonzepte der Hardware-Modellierung Simulation und Synthese von VHDL-Modellen Grundfertigkeit zur Erstellung eigener synthetisierbarer HW Modelle

Gegenstand dieses Praktikums ist der Entwurf von digitalen integrierten Schaltungen mit der Hardware-Beschreibungssprache VHDL. Das Praktikum beinhaltet sowohl die Modellierung und die Simulation von digitalen Schaltungen als auch deren Synthese in Gatter-Netzlisten. Folgende Hauptaspekte sollen vermittelt werden: - Aufbau von VHDL Modellen (Entity, Architecture, Package) - Nebenläufigkeit von Hardware und deren Erfassung in VHDL - Strukturale und Verhaltensmodellierung - Prozesse als Schnittstelle zwischen nebenläufiger und sequentieller Modellierung - Modellierung des Zeitverhaltens in VHDL (Event Queue, Delta-Zyklen) - Synchrones Design - Synthetisierbarkeit von Modellen Die von den Teilnehmern anzufertigenden Übungen stammen aus einer Applikation aus dem Bereich der Datenkommunikation. Im Praktikum kommen aktuelle kommerzielle Tools zum Einsatz.

Boolesche Logik, Grundlagen der Schaltungstechnik

Als Lehrmethode werden zu Beginn der Veranstaltung die theoretischen Grundlagen in drei doppelstündigen Einführungsvorlesungen dargestellt. Die Praktikumsaufgaben werden von den einzelnen Teilnehmern selbständig bei freier Zeiteinteilung anhand der Aufgabenbeschreibung gelöst. Begleitend hierzu werden Tutorstunden angeboten, in denen den Teilnehmern Hilfestellung von einem erfahrenen Tutor angeboten wird.

schriftliche Prüfung, 60 Min., ohne Unterlagen; Die Note bildet sich aus den Punkten der Prüfung und zusätzlich zehn Punkten, die für zwei Versuche vergeben werden.

Z. Navabi; "VHDL - Analysis and Modeling of Digital Systems", McGraw-Hill ; P. Ashenden, "The designer´s Guide to VHDL", Morgan Kaufmann; J. Reichardt, B. Schwarz, "VHDL-Synthese", Oldenbourg