CeCaS

As part of this working student position, an existing FPGA-based system architecture and its associated synthesis and configuration toolchain will be extended. The goal is to enhance the platform’s functionality and flexibility by integrating additional hardware components and improving multicore support.

One focus of this work is the integration of an already developed encryption unit into the existing data path architecture. The unit will be placed between the preload unit and the memory controller, enabling transparent encryption and decryption of memory accesses. In addition to the hardware integration itself, the synthesis toolchain must be adapted to properly include and configure the new component within the build process.

A second focus is the extension of the synthesis workflow to support all four instantiated CVA6 cores. The objective is to establish a consistent multicore workflow, including build process adjustments, memory initialization, and program deployment across all cores. As part of this task, a simple demonstration application should be developed that runs on all cores in parallel (e.g., a minimal “Hello World” program without shared variables) to validate correct system behavior.

The tasks include both hardware-related work (such as RTL-level integration and interface adaptation) and activities in the area of build and synthesis automation. The overall goal is to establish a stable and reproducible workflow that seamlessly integrates the new components into the existing infrastructure.

Prerequisites

Im Rahmen dieser Forschungspraxis soll ein Ethernet-basiertes Kommunikationsmodul zur effizienten Übertragung von Laufzeit- und Performance-Daten aus einem FPGA-System entwickelt und integriert werden. Ziel ist es, einen bestehenden Hardware-Prototyp um eine leistungsfähige, nicht-intrusive Streaming-Schnittstelle zu erweitern, die eine kontinuierliche Analyse des Systemverhaltens während der Ausführung ermöglicht.

Kern der Arbeit ist die Integration eines 1G-Ethernet IP-Cores in das FPGA-Board Xilinx VCU118. Aufbauend darauf soll eine stabile Punkt-zu-Punkt-Verbindung zwischen dem FPGA und einem Host-PC realisiert werden. Die Datenübertragung erfolgt paketbasiert über Ethernet und dient der Ausleitung von Metriken, die innerhalb des Systems generiert werden.

Die zu übertragenden Daten bestehen aus einer Menge konfigurierbarer Performance-Metriken mit unterschiedlicher Bitbreite. Diese werden über eine FIFO-Schnittstelle an das Ethernet-Modul übergeben. Als Datenquellen dienen dabei sowohl eine AXI-basierte Traffic-Analyseeinheit als auch Performance Counter der bestehenden Preload-Unit.

Neben der Hardwareentwicklung umfasst die Arbeit auch die Anpassung und Erweiterung einer bestehenden Python-basierten GUI auf dem Host-PC. Diese dient zur Visualisierung und Analyse der empfangenen Daten in Echtzeit. Die Schnittstelle zwischen Hardware und Software soll dabei so gestaltet werden, dass eine einfache Integration neuer Metriken möglich ist.

Prerequisites

Hardware prefetching is a technique used in modern processors to reduce memory access latency by predicting future data accesses and fetching data into the cache before it is explicitly requested by the processor. By exploiting regular access patterns, such as strided memory accesses, prefetchers can improve cache hit rate and overall system performance. 

This research internship focuses on the implementation of hardware prefetchers in modern processor cache systems. The intern will study the design and interfaces of HPDcache, which is already integrated into the CVA6 SoC. Based on this understanding, the intern will design and implement an IP-stride prefetcher and connect it to the HPDcache. The work also includes evaluating the implemented prefetcher using existing benchmarks on the FPGA board.

Through this internship, the student will gain hands-on experience in computer architecture, cache subsystem design, hardware integration, and experimental evaluation of prefetching techniques.

Prerequisites

Ziel dieser Bachelorarbeit ist die Konzeption und prototypische Umsetzung eines generischen AXI-Traffic-Analysers, der an beliebigen Stellen eines Systems mit AXI-Interface instanziiert werden kann. Der Analyser soll es ermöglichen, den Datenverkehr auf dem Bus flexibel an unterschiedlichen Beobachtungspunkten zu erfassen und auszuwerten. Damit soll eine wiederverwendbare Hardware-Komponente entstehen, die zur Charakterisierung von Kommunikations- und Speicherzugriffsmustern eingesetzt werden kann.

Neben klassischen Kenngrößen wie Datenrate, Zugriffsrate oder Verhältnis von Lese- und Schreibzugriffen sollen insbesondere weiterführende Metriken zur Beschreibung des Zugriffsverhaltens untersucht und implementiert werden. Dazu gehören unter anderem die Verteilung von Strides zwischen aufeinanderfolgenden Speicherzugriffen, die Stabilität dieser Strides über die Zeit, die Dominanz bzw. Verteilung einzelner Cores oder Initiatoren auf dem Bus sowie die Abschätzung des aktuellen Working Sets, beispielsweise über die Anzahl gleichzeitig genutzter Speicherseiten. Darüber hinaus soll analysiert werden, ob ein beobachtetes System eher konstantes oder stark schwankendes Zugriffsverhalten aufweist.

Der AXI-Traffic-Analyser soll zunächst so ausgelegt werden, dass seine Messdaten über den Bus ausgelesen werden können. Bereits bei der Architektur und Schnittstellendefinition soll jedoch eine spätere Erweiterung hin zu einer non-intrusiven Ethernet-Streaming-Variante berücksichtigt werden. Perspektivisch soll der Analysator somit nicht nur lokal auslesbare Statistiken bereitstellen, sondern auch eine kontinuierliche Übertragung von Messdaten über Ethernet unterstützen, sobald ein entsprechendes Interface im Gesamtsystem verfügbar ist.

Im Rahmen der Arbeit sollen die Anforderungen an einen solchen Analysator definiert, eine Hardware-Architektur entworfen und ein erster Prototyp implementiert sowie beispielhaft evaluiert werden.

Prerequisites

Hardware preloading mechanisms, as investigated in the current project, must balance latency hiding against bandwidth efficiency. While page-based preloading can effectively amortize memory access latency, it may also lead to unnecessary bandwidth consumption when memory access patterns change dynamically. This thesis builds upon an existing page-based preload unit that incrementally transfers memory pages. The current baseline design employs fixed policies for page switching and preload completion, independent of the observed usefulness of partially loaded pages.

The objective of this work is to enhance the preload unit with self-adaptive control mechanisms that dynamically adjust preloading behavior based on runtime feedback. In particular, the preload unit shall monitor the usefulness of partially preloaded pages, enabling early termination of preload operations when further progress is unlikely to produce additional cache hits. Furthermore, the student will extend the page switching logic to consider multiple factors, including page priority, observed reuse, preload progress, and interruption frequency.

Experimental observations indicate that pages suspended due to page switching are often not accessed again in the future, raising the question under which conditions such pages should remain in the priority queue for continued preloading. In addition, the thesis will investigate more advanced priority strategies that augment the existing temporal and spatial locality scheme with runtime feedback and observed memory behavior.

All proposed strategies shall be developed and evaluated using RTL-based simulation as well as FPGA-based implementations. The overall goal of this thesis is to derive a self-adaptive and enhanced version of the existing preload unit. The enhanced design will be evaluated using synthetic microbenchmarks and representative benchmarks. The evaluation will quantify improvements in bandwidth efficiency and preload effectiveness under varying memory access characteristics.

Prerequisites